李亚柯组拟委托开发射频软件无线电平台，预算总价15万元，该平台用于微波信号收发及实时处理的科学研究，整个平台能实现微波信号（75MHz到6GHz）的收发、采样，具备4个发射通道与4个接收通道，并可以实现每通道单个工作时大于200M Sps的数据采样及传输，具有实时处理所需的硬件条件。

具体要求如下：

1. 1. 主要功能及设计要求

数字处理板卡需要实现的主要功能如下：

1. 完成对时钟芯片的配置，输出板卡运行所需的各路时钟信号；
2. 完成对两片ADRV9009的初始化配置，实现各项ADRV9009说明书中的射频指标；
3. 通过JESD204B接口，在FPGA内部实现对4个接收通道以及4个发射通道16bit的IQ数据收发；
4. 开启两片ADRV9009通道之间的相位同步功能，确保相位差固定；
5. 通过UART接口完成对ADRV9009配置状态的监测和控制；
6. 完成FPGA DDR的驱动开发，PL、PS端可以分别调用各自ddr读写数据；硬件上PS、PL、DSP端各带2GBddr内存
7. 包含千兆以太网接口及驱动；
8. 包含SSD接口，并确保接口硬件正常；提供片上系统linux向SSD读写数据的驱动及例程。
9. .预留并连接与DSP之间的EMIF及SRIO等各个数传及控制接口。
10. 包含DSP工作所需的硬件组件。
11. 包含GPS（ublox）芯片及天线接口（SMA接头）并可实现与FPGA的数据通信及PPS读取。
    2. 技术指标
       1. ADRV9009要求：

1. 1. 1. 正常工作并实现所有射频功能；
      2. 同步要求：每次上电，4通道的相位差固定；相位差不随不同上电次数改变。
      3. 射频指标：同adrv9009官方仿真板；
      4. 收发信号频率75-6000MHz；
      5. 信号带宽200MHz；
      6. 数据有效位数：量化位宽以ADRV9009芯片指标为准；

1. 1. 2. FPGA（zynq或ultra scale的中高端芯片）的相关技术要求：

1. 1. 1. 正常工作并实现各项功能；
      2. 片外DDR的工作速率：1200MHz@32bit；
      3. DSP的EMIF工作速率：100MHz@16bit；
      4. DSP的SRIO工作速率：6.25Gbps@4X；
      5. AD的JESD204B工作速率：约为8Gbps@4X；
      6. FPGA的加载方式：QSPI。

1. 1. 3. DSP(tms320c6678及类似)的相关技术要求：

1. 1. 1. 完成SRIO、EMIF以及控制等所有线路的物理连接；
      2. DSP的内核工作时钟：不小于1GHz；
      3. DSP的DDR工作速率：不小于1333Mbps；
      4. DSP的SRIO工作速率：6.25Gbps@4X。

1. 1. 4. 千兆以太网接口要求：

a) 提供FPGA驱动程序，确保以太网接口正常运行；

1. 1. 5. SSD要求：
         1. 1. 1. 1. 1. SSD硬件接口正常，可以通过FPGA片上Linux系统向SSD内读写数据。
      6. GPS芯片要求：
         1. 1. 正常工作并实现各项功能；
            2. FPGA可以实时读取GPS芯片的时间、坐标信息。
            3. FPGA可以获得GPS芯片的PPS脉冲。
            4. GPS使用ublox芯片。
      7. 其他要求：FPGA与DSP需具备调试口，可用排针等低成本方式。
      8. 时钟：

1. 1. 1. 参考时钟为30.72MHz；
      2. 支持外部参考输入。

1. 2. 9. 供电电压及功耗预估：供电电压：12V或者24V；功耗预估：40W（实际功耗以测试为准）。
   3. 板卡结构尺寸

   电路板采取子母板构型。母板尺寸在可能的情况下控制在16cm x 8cm，尽量小。子板小于母版尺寸，尽量小。

现予以公示，欢迎内部协作，公示期3天。

联系人：李亚柯（协作）、王建勇（预算）

                                            2021-06-02